Intel 8086/8088

МП Intel8086 з геометричними розмірами 5,5х5,5 мм, корпус має 40 контактів (DIP40), містить близько 29000 транзисторів і споживає 1,7 Вт від джерела живлення +5 В, тактова частота - 5,8 або 10 МГц.

Мікропроцесор виконує операції з 8- та 16-розрядними даними, наведеними у двійковому або двійково-десятковому вигляді, може обробляти певні біти та рядки або масиви даних. Він має вбудовані апаратні засоби множення і ділення. Мікропроцесор має внутрішній надоперативний запам'ятовувальний пристрій (НОЗП) ємністю 14x16 байт.

Шина адреси – 20-розрядна, що дає змогу безпосередньо адресувати     до 2²⁰= 1048576 комірок пам'яті (1 Мбайт).

Простір адрес введення-виведення становить 64 Кбайт. У ВІС 18086 реалізовано багаторівневу векторну систему переривань з кількістю векторів      до 256. Передбачено також організацію прямого доступу до пам'яті, після чого МП припиняє роботу та переводить у третій стан шини адреси, даних і керування.

Середня тривалість виконання команди займає 12 тактів. Особливістю МП 18086 є можливість часткової реконфігурації апаратної частини для забезпечення роботи у двох режимах — мінімальному і максимальному. Режими роботи задаються апаратно.

У мінімальному режимі, що використовується для побудови однопроцесорних систем, МП самостійно формує всі сигнали керування внутрішнім системним інтерфейсом.

У максимальному режимі, який використовується для побудови мультипроцесорних систем, МП формує на лініях стану двійковий код, який залежить від типу циклу шини. Відповідно до цього коду системний контролер К1810ВГ88 формує сигнали керування шиною. Контакти, які вивільнилися після кодування інформації, використовуються для керування мультипроцесорним режимом. Під час використання арифметичного співпроцесора слід обирати максимальний режим.

Структурна схема.

У МП і8086 застосовано конвеєрну архітектуру, що дає змогу поєднувати у часі цикли вибирання команди та вибірки з пам'яті кодів наступних команд. Це досягається паралельною роботою двох порівняно незалежних пристроїв — операційного пристрою та шинного інтерфейсу. Структурну схему МП і8086 зображено на рис. Операційний пристрій виконує команду, а шинний інтерфейс здійснює взаємодію із зовнішньою шиною — виставляє адреси, зчитує коди команд, операнди, записує результати обчислень у пам'ять або пристрої введення-виведення.

Операційний пристрій складається з:

■         РЗП, призначених для зберігання проміжних результатів — даних та адрес;

■         АЛЛ із буферними регістрами;

■         регістра прапорців;

■         блока керування та синхронізації, який дешифрує коди команд і генерує керуючі сигнали для всіх блоків схеми МП.

Шинний інтерфейс складається із:

•        шестибайтової регістрової пам'яті, яку називають чергою команд,

•        чотирьох сегментних регістрів ( CS, DS, ES, SS),

•        покажчика команд IP,

•        суматора,

•        допоміжних регістрів зв'язку і буферних схем шин адреси-даних.

Черга команд працює за принципом FIFO (First Input — First Output, тобто перший прийшов — перший пішов) і зберігає на виході порядок надходження команд. Довжина черги — 6 байт. Якщо операційний пристрій зайнятий виконанням команди, шинний інтерфейс самостійно ініціює випереджальну вибірку кодів команд із пам'яті у чергу команд. Вибирання з пам'яті чергового командного слова здійснюється тоді, коли в черзі виявляється два вільних байти. Черга збільшує швидкодію процесора у разі послідовного виконання команд. Під час вибирання команд переходів, викликів і повернень із підпрограм та оброблення запитів переривань черга команд скидається і вибирання починається з нового місця програмної пам'яті.

Крім того, одним із завдань шинного інтерфейсу є формування фізичної 20-розрядної адреси із двох 16-розрядних слів. Першим словом є вміст одного із сегментних регістрів CS, DS, SS, ES, друге слово залежить від типу адресації операнда або коду команди. Складання 16-розрядних слів відбувається зі зміщенням на чотири розряди і здійснюється за допомогою суматора, що входить до складу шинного інтерфейсу.

Структурна схема Intel 8086

Організація пам’яті МПС Intel 8086.
Пам'ять – масив ємністю 1 Мбайт. У пам'яті зберігаються як байти, так і двобайтові слова. Слова розміщуються у двох сусідніх комірках пам'яті; старший байт зберігається у комірці зі старшою адресою, молодший – з молодшою. Адресою слова вважається адреса його молодшого байта. На рисунку подано приклад, коли з адресою 00000 зберігається байт 35H, а за адресою 00001 – слово 784AH. Початкові (00000H-003FFH) і кінцеві (FFFF0H-FFFFFH) адреси зарезервовані для системи переривань та початкового встановлення.
     Організацію пам’яті, коли кожній адресі відповідає вміст однієї комірки пам’яті називають лінійною. У МП i8086 застосовано сегментну організацію пам'яті, яка характеризується тим, що програмно доступною є не вся пам'ять, а лише деякі сегменти, тобто області пам'яті. Усередині сегмента використовують лінійну адресацію.
Впровадження сегментної організації можна пояснити таким чином. Мікропроцесор i8086 являє собою 16-розрядний процесор, тобто він має 16-розрядну внутрішню шину, 16-розрядні регістри і суматори. Прагнення розробників ВІС адресувати якомога більший масив пам'яті зумовило  використання 20-розрядної шини даних.
     Для формування 20-розрядної адреси у 16-розрядному процесорі використовують інформацію двох 16-розрядних регістрів. У МП i8086               20-розрядна адреса формується з двох 16-розрядних адрес, які називають логічними. Перша логічна адреса, доповнена праворуч чотирма нулями, являє собою початкову адресу сегмента ємністю 64 Кбайт. Друга логічна адреса визначає зміщення у сегменті, тобто відстань від початку сегмента до адресованої комірки. Якщо вона дорівнює 0000, то адресується перша комірка сегмента, якщо FFFFH – то остання. Отже, логічний адресний простір розподілено на блоки суміжних адрес розміром 64 Кбайт, тобто сегменти.
Такий підхід до організації пам'яті зручний ще й тому, що пам'ять логічно поділяється на області коду (програмної пам'яті), даних і стека. Фізична 20-розрядна адреса комірки пам'яті формується з двох 16-розрядних адрес – адреси сегмента Seg і виконавчої адреси ЕА (Executive Address), які додаються зі зміщенням на чотири розряди.